yf.x

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yf.x 评论博客：[笔记]再笔记--边干边学Verilog HDL --001 2012-05-20 16:18
不是，我是照他的例程，做练习。
yf.x 评论博客：【翻译】Quartus II里如何仿真 2012-05-17 14:15
EG4(HEX4),
.oSEG5(HEX5),
.oSEG6(HEX6),
.oSEG7(HEX7),
.iDIG(mSEG7_DIG) );

这里的cont[27:24]用的非常巧妙，:)...
yf.x 评论博客：【翻译】Quartus II里如何仿真 2012-05-17 14:04
@wdliming
代码有几个问题，你的设计思想是先分频得到一个1khz的时钟，然后用这个1khz的时钟驱动一个计数器对8个数码管扫描，利用人的视觉暂留产生8个数码管同时都显示的效果。
问题：
1.每个case语句差一个default语句。

2.按你的设计，每个管子只能显示0-7.

解决方法：

de2板上缺省带的那个一通电，8个数码管就从0-f循环显示，你可以参考下。
yf.x 发表博客：【笔记】再笔记--边干边学Verilog HDL – 014 2011-12-01 16:42
lab14 简单玩一把封装--独立按键的封装本实验利用前面的按键消抖模块和DE2上的资源，设计一个利用pwm控制led发光亮度的实验。1 简介时钟：50MHz，CLOCK_50;复位：SW1，拨下为复...
yf.x 评论博客：【原创】DE2实验解答—lab7 (Quartus II)(Digital Logic)(Verilog HDL) 2011-11-22 15:49
@起来
你说DE2的设计电路是否有指定复位，sorry，不知。
yf.x 评论博客：【原创】DE2实验解答—lab7 (Quartus II)(Digital Logic)(Verilog HDL) 2011-11-22 13:59
@起来
我没太理解你说的复位的意思，系统复位或时序模块复位你可自由指定KEY键啊。平时很少q，每天都查邮箱，交流留言即可。
yf.x 评论博客：【原创】DE2实验解答—lab7 (Quartus II)(Digital Logic)(Verilog HDL) 2011-11-07 11:34
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1. 看状态图，比如D[1]是状态B的触发器的输入，B由其他5种状态转化，很容易就抽象出逻辑表达式。
2. one_hot code就是特直白的编码方式，一个状态对应一个触发器，比如本例有9个状态，就用9个触发器。然后9个触发器的当前状态的组合作为one-hot code.这里后面优化了状态A的编码，是因为一般的触发器，带复位端是ok的，不一定带置位端。
yf.x 评论博客：【原创】DE2 实验练习解答—lab 3：锁存器、触发器和寄存器（digital Logic）（DE2）（quartus II） 2011-11-02 12:15
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图是直接用的上交的那本书里的，是错的。
yf.x 评论博客：【原创】DE2实验解答—lab8 (Quartus) (Digital Logic) (Verilog HDL) 2011-10-31 22:02
这个最好查相应的手册，没用过8.0
yf.x 评论博客：【原创】DE2 实验练习解答—lab 2：数字和显示（digital Logic）（DE2） 2011-10-31 15:33
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usb没做过，sorry，帮不到你
yf.x 评论博客：【原创】DE2 实验练习解答—lab 2：数字和显示（digital Logic）（DE2） 2011-10-27 13:59
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比如：
5+5=10 fulladder的结果为5‘b01010，bcd_adder的结果为进位为1，和为0，
yf.x 评论博客：【原创】DE2 实验练习解答—lab 2：数字和显示（digital Logic）（DE2） 2011-10-27 10:02
l_adder的结果转化，更方便，还去想part4那样判断，麻烦了。...
yf.x 评论博客：【原创】DE2 实验练习解答—lab 2：数字和显示（digital Logic）（DE2） 2011-10-25 11:20
@起来
因为每个bcd用用4bit的输入表示，所以就有可能大于9，当大于9时，可用led提示错误。
yf.x 评论博客：【原创】DE2 实验练习解答—lab 2：数字和显示（digital Logic）（DE2） 2011-10-25 10:56
@起来
part5里面的"BCD Adder: Sum Finder"模块程序不太懂，它和前面的4位全加器有什么区别？
应该没区别，你可以替换试试。
yf.x 评论博客：【原创】DE2 实验练习解答—lab 2：数字和显示（digital Logic）（DE2） 2011-10-25 10:28
@起来
1，part4里面的A电路输出怎么变成4位呢？
input [3:0]s;这里的s就是a+b的和sum，因为会判断{co，sum}>9,就只需用circuit A处理sum这4bit。道理类似part2的input [2:0]v;
2.va vb bi的一些含义？
va--A>9的比较结果，vb--B>9的比较结果；bi--circuit B的输入，也是最后的显示的十位的数字。
3.Part4的思路？
加法输出，将5bit的结果变为2个十进制的数字显示。类似part2.
yf.x 发表博客：【笔记】再笔记--边干边学Verilog HDL – 009 2011-10-23 17:36
VGA驱动之一实验环境DE2 + Quartus II 9.1目标驱动VGA接口，在屏幕上显示一个白色的矩形。设计查阅VGA协议，搞定信号，主要是同步信号。本实验以800*600*60Hz为例。1）同...
yf.x 评论博客：【原创】基于Altera DE2的数字实验—001_2 （DE2）（Digital Logical）（Verilog） 2011-09-23 08:16
notepad++
yf.x 评论博客：【原创】基于Altera DE2的数字实验—001_2 （DE2）（Digital Logical）（Verilog） 2011-08-05 07:32
@hasea
惭愧，我没做过实际的信号发生器，只能说说皮毛，按你所述的需求，用FPGA产生简单的方波，利用pll可以有效的保证相移。输出信号的噪声，应该是从电源过去的，在实际电路里加上滤波模块。
ps：Avic他们最近搞了个“黑金信号发生器“，可购置一块研究下。
yf.x 发表博客：[笔记]再笔记--边干边学Verilog HDL –008 2011-08-01 08:02
lab08—PS/2解码DE2上有一个PS/2接口，可接键盘或鼠标，本实验利用PS/2接口外接一个键盘，并对其按键解码，按下X键，DE2上的LEDG3-0右移；按下W键，LEDG3-0左移，按下Ctr...
yf.x 发表博客：[笔记]再笔记--边干边学Verilog HDL –007 2011-07-19 09:44
Lab07--数码管电路驱动本实验的目的是实现常用的7段码数码管电路的驱动，用动态扫描的方式实现，而且是同步动态扫描，因为DE2的数码管是直接驱动的，不能列扫描，所以本实验不适合DE2，但同样很经典。...
yf.x 发表博客：[笔记]再笔记--边干边学Verilog HDL –00６ 2011-07-17 10:57
ｌａｂ０６－－ＳＯＳ信号之二如上图所示，本实验在ｌａｂ０５的基础上修改控制部分，使得实验效果更实际，由按键启动ｓｏｓ信号的产生。用到ｌａｂ０４的按键消抖模块和ｌａｂ０５的ｓｏｓ产生模块，本实验添加了一...
yf.x 发表博客：[笔记]再笔记--边干边学Verilog HDL --005 2011-07-17 09:36
lab05 -- SOS信号之一
yf.x 发表博客：[笔记]再笔记--边干边学Verilog HDL --004 2011-07-12 16:46
lab04 消抖模块之二本实验当检测到由高到低的电平变化时，产生一个时钟的高脉冲。当检测到由低到高的电平变化时，只消抖，输出不变。代码在lab03的基础上修改如下：delay_module.v1 ca...
yf.x 发表博客：[笔记]再笔记--边干边学Verilog HDL --002 2011-07-12 16:04
lab03 消抖模块之一本实验是一个简单的按键消抖。主要由电平检测和10ms延时2个模块组成。以前，知道按键要消抖，但一直没做过。究其原因，可能是觉得麻烦，效果不炫，悲哀。无论如何，“出来混，总要还的...
yf.x 发表博客：[笔记]再笔记--边干边学Verilog HDL --002 2011-07-11 20:15
lab 02 闪耀灯和流水灯这个实验主要是建立上图所示的模块。LEDG3闪烁，LEDG2-0流水。KEY0复位。代码flash_module.v 1 /** 2 * File name: flash...
yf.x 发表博客：[笔记]再笔记--边干边学Verilog HDL --001 2011-07-11 18:47
缘起偶然，借到块DE2，开始学习Verilog HDL，也是从语法看起，照着书上敲代码，仿真，做lab，下载，貌似入门了，但总是不确定，总是觉得不能把握什么。偶然看到akuei2的《Verilog哪...
yf.x 评论博客：【原创】DE2实验解答—lab7 (Quartus II)(Digital Logic)(Verilog HDL) 2011-07-09 10:03
@zyheyu
1.在Part V,代码每种状态的输出中char=7'bxxx_xxxx;为什么设置为不定值，我注释掉这句话，下载后，在前8个时钟按要求显示HELLO，到后面的几个时钟好像就跑的是随机码，不是要求显示的字符，什么原因呢？
char设为不定值，只是初始化德一种写法，也可以设为7'b111_1111，出现随机码，可能是程序跑飞了，毕竟时序不是很严格，可以复位以下，再试。
yf.x 评论博客：【原创】DE2实验解答—lab7 (Quartus II)(Digital Logic)(Verilog HDL) 2011-07-08 16:37
@zyheyu
question 2：
在在PartII中，若clk=KEY[0]=1，w=0则有A状态0000转到B状态0001，我想问的是，在程序刚下载到开发板现态q的状态是什么，按照实验的现象q的以开始的状态是A即0000，这是为什么？
ans：
程序刚下载到开发板现态q的状态是不定态，所以需要reset，使其进入指定的初始态A，当然也可加上initial块，强制初始化。
yf.x 评论博客：【原创】DE2实验解答—lab7 (Quartus II)(Digital Logic)(Verilog HDL) 2011-07-08 16:30
@zyheyu
questin1：在PartI中，怎样由Table1得到图2的，在A状态下，W=1时为什么下以状态是F呢？
ans：
1》table1是状态的编码（独热码），图2是状态转换图，图2并非由图1推出，准备说，part1的实现有几个状态，如何转换，都是由对问题本身的分析得到。
2》共9个state，A可看做是初始state，左边B-E为输入w = 0的state，右边F-I为输入w = 1的state，从A开始，w = 1，当然进入输入了1个1的state即F。
yf.x 评论博客：【翻译】Nios II处理器简介（Nios II） 2011-07-04 14:10
@caocl878
没有啊。

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